NVIDIA envisage d'ajuster certains aspects de la conception de sa plateforme d'IA Feynman, prévue pour 2028, afin de répondre aux contraintes de fabrication. Une analyse suggère que la concurrence en matière de performance des accélérateurs d'IA est directement liée aux processus avancés, à l'emballage et à la capacité d'approvisionnement en mémoire à large bande (HBM). Selon CryptoBriefing, NVIDIA envisage de modifier certaines configurations de la plateforme Feynman pour contourner les contraintes de production du processus TSMC A16. Feynman a été présenté comme une architecture utilisant le processus TSMC A16, le stacking de die 3D, l'alimentation électrique arrière et une HBM personnalisée. Jensen Huang, le PDG, a dévoilé l'architecture Feynman pour la première fois lors du GTC 2025 et a annoncé des détails techniques supplémentaires lors du GTC 2026 en mars de cette année. Le processus TSMC A16 est un processus avancé de 1,6 nanomètre, destiné à la production de puces pour les accélérateurs d'IA et le calcul haute performance (HPC). La capacité de production des wafers A16 est réservée jusqu'en 2028, avec un plan de TSMC d'augmenter la production à 20 000 unités par mois d'ici fin 2027. NVIDIA teste une configuration de mémoire à faible capacité pour l'Ultra Accélérateur Rubin, affirmant que cette optimisation permettra le déploiement de davantage de GPU et de systèmes d'IA. Actuellement, les spécifications finales du produit Feynman ou les changements dans le calendrier d'approvisionnement n'ont pas été confirmés.
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