Autor: animajoe0917
El 4 de agosto de 2026, ocurrieron dos eventos en la industria del almacenamiento.
Por la mañana, SK Hynix y SanDisk presentaron en el FMS 2026 la primera especificación estándar de memoria flash de alto ancho de banda (HBF), un nuevo nivel de almacenamiento situado entre HBM y SSD.
Por la tarde, TrendForce reveló que NVIDIA está evaluando reducir la configuración de HBM del Rubin Ultra, pasando de la originalmente prevista de 12hi HBM4E a evaluar paralelamente HBM4E 8hi, HBM4 12hi y HBM4 8hi.
En el mismo día, Micron subió un +3.68%, SK Hynix un +3% y SanDisk un +4.42%.
Ambos eventos apuntan en la misma dirección: el cuello de botella en el suministro de HBM está siendo reconocido, y se están proponiendo nuevas alternativas. Pero esta no es una historia de "ha llegado el mercado alcista del almacenamiento"; es una historia sobre cómo se está reescribiendo la distribución del valor en el almacenamiento.
Y la clave de esta reescritura no es el avance en la tecnología NAND, ni un avance en la tecnología de empaquetado, sino la interconexión.
Conclusión en una frase
La interconexión (óptica + eléctrica + empaquetado) se está convirtiendo en el primer cuello de botella de la infraestructura de IA, seguido de cerca por HBM. DDR, HBF y CXL tienen cada uno su lugar, pero la prioridad disminuye en capas. No se trata de una sustitución excluyente, sino de la migración de la ubicación geográfica del cuello de botella, y la consiguiente revalorización de todo el sistema de almacenamiento.
En marzo de 2026, en GTC, NVIDIA presentó la plataforma Vera Rubin. Dos cifras definen el nuevo paradigma:
Pero lo más interesante no es cuánto ha aumentado el ancho de banda, sino quién ha aumentado más rápido que quién.
En la era de Blackwell, el ancho de banda de un solo HBM3E (8 TB/s) superaba con creces al de NVLink 5 (1.8 TB/s), y el cuello de botella estaba en la comunicación entre chips. Con Vera Rubin, el ancho de banda de HBM4 se ha duplicado a aproximadamente 1.2 TB/s por tarjeta, pero NVLink 6 ha aumentado más de 2 veces. Lo más crucial es que la escala del clúster ha pasado de miles de tarjetas a cientos de miles, y la velocidad de expansión del volumen de comunicación entre chips supera con creces la tasa de aumento del ancho de banda de la memoria por tarjeta.
De "¿una tarjeta puede satisfacer la demanda?" a "¿pueden comunicarse adecuadamente cien mil tarjetas?" — esto es una migración estructural.
Nivel de evidencia: ★★★★★ (Datos oficiales de GTC 2026)
Conectemos los eventos clave de marzo a agosto de 2026:
2026.3 GTC: NVLink 6 = 3.6 TB/s, ancho de banda total del rack de 260 TB/s.
2026.7 NVIDIA Spectrum-X CPO se envía → Producción en masa de CPO adelantada 2 años.
2026.7 NewEase H1 +78-103%, 1.6T aceleración Q3-Q4.
2026.7 Intel lanza EMIB-T, MediaTek confirma doble ruta (EMIB-T + CoWoS).
2026.8 TSMC toma prestado de EMIB, colabora con JingShuo para desarrollar empaquetados similares a EMIB.
2026.8 Se publica el estándar HBF, UCIe conecta directamente CPU/GPU, Google entra en el juego.
2026.8 NVIDIA evalúa reducir la configuración de HBM.
Cada uno de estos eventos es una noticia por sí sola. Juntos, son siete caras del mismo proceso:
El nombre del proceso es: el cuello de botella se está trasladando de dentro de la unidad de cálculo a la capa de interconexión. La interconexión no es solo la conexión entre GPUs en un centro de datos; la interconexión está convirtiéndose en la mano que reorganiza toda la pirámide de cálculo + almacenamiento.
Capa 1: Interconexión óptica --- el cuello de botella central actual ⭐⭐⭐⭐⭐
¿Por qué es tan importante ahora? El límite físico de la interconexión de cobre en el rack NVL72 ha sido llevado al extremo; la próxima generación NVL144/NVL288 debe ser óptica. La tasa de aumento del ancho de banda de interconexión sigue superando la tasa de aumento del ancho de banda de la memoria, no se trata de "resolver el cuello de botella", sino de continuar expandiendo la autopista.
|---------------------------|-----------------------------|-----------------| | Indicador | Valor | Fuente | | Ancho de banda bidireccional de un solo GPU NVLink 6 | 3.6 TB/s | NVIDIA GTC 2026 | | Ancho de banda total de interconexión del rack NVL72 | 260 TB/s | NVIDIA Oficial | | NVIDIA Spectrum-X CPO | 400 Tb/s, ya enviado | TrendForce | | Broadcom 51.2T Bailly CPO | En envío continuo en pequeñas cantidades | TrendForce | | Mercado CPO/NPO 2030E | $390B+ | TrendForce | | Beneficio neto de NewEase H1 2026 | 70-80 mil millones RMB, +78-103% interanual | Anuncio de la empresa | | Ingresos de Zhongji Xuchuang Q1 2026 | 195 mil millones RMB, +192% interanual | Anuncio de la empresa | | Beneficio neto de Tianfu Communication H1 2026 | 1.12-1.30 mil millones RMB, +25-45% interanual | Anuncio de la empresa | | Punto de producción de 1.6T módulos ópticos | Aceleración Q3-Q4 2026 | Conferencia telefónica de NewEase | | Proporción de productos de fotónica | "Aumenta significativamente", la proporción de envíos anuales se eleva | Conferencia telefónica de NewEase | | IPO de Zhongji Xuchuang en Hong Kong | 550 mil millones HKD (~$70B), preparándose para 3.2T + fotónica | Anuncio de la Bolsa de Hong Kong | | CapEx de AI de grandes nubes 2026E | $700B+ | CoBank |
La interconexión es la única pista que satisface simultáneamente tres condiciones:
Riesgos: valoración (Zhongji Xuchuang PE 81x TT P/E), límites físicos de la fotónica, punto de inflexión en la tasa de crecimiento de CapEx.
Nivel de evidencia: ★★★★★
Capa 2: Empaquetado avanzado --- la base física de la interconexión ⭐⭐⭐⭐☆
¿Por qué es importante ahora? La restricción definitiva del ancho de banda de interconexión no está en los cables o fibras ópticas, sino en el cableado físico entre chips. Cuando se abra el techo de suministro de empaquetado, decidirá directamente la velocidad de implementación de empaquetados híbridos de CPO + Chiplet.
La capacidad de CoWoS de TSMC está extremadamente ajustada. El 30 de julio, The Information informó que TSMC está colaborando con JingShuo Technology para desarrollar un empaquetado "similar a EMIB" porque el esquema de capa intermedia de silicio de CoWoS es demasiado costoso y no tiene suficiente capacidad en escenarios de Chiplet a gran escala. TSMC tomando prestado de la ruta tecnológica de EMIB de Intel ya indica que el cuello de botella de CoWoS se ha vuelto tan serio que debe buscar alternativas.
Intel está atacando con EMIB-T. En el IEEE ECTC 2026, Intel mostró EMIB-T, que introduce TSV en el puente de silicio para lograr suministro vertical. Según fuentes de la cadena de suministro, el costo de EMIB-T es un 50% más bajo que el de CoWoS, con un rendimiento del 98%, y se espera que se produzca en masa en 2027. MediaTek confirmó por primera vez en su informe financiero del segundo trimestre que su proyecto de ASIC de IA utiliza simultáneamente EMIB-T y CoWoS. Lo más crucial es que Intel 18A ha asegurado clientes como AMD, NVIDIA, Marvell, Microsoft, Micron y OpenAI, con un rendimiento del 85%.
|------|---------------------------------|--------------------------| | Dimensión | Intel | TSMC | | Proceso avanzado | 18A rendimiento 85%, High NA EUV debut | 3nm producción mensual de 180,000 obleas (Q4E), 2nm en camino | | Esquema de empaquetado | EMIB-T: costo 50% más bajo, rendimiento 98% | CoWoS: maduro pero con capacidad ajustada, desarrollando empaquetado similar a EMIB | | Progreso de clientes | AMD/NVIDIA/Marvell/Microsoft/Micron/OpenAI | Dominio absoluto, cuello de botella en capacidad de empaquetado notable |
Implicaciones de inversión: El empaquetado ha pasado de un monopolio a dos proveedores → La capacidad de empaquetado ya no estrangula la interconexión → La implementación de empaquetados híbridos de CPO + Chiplet se acelera → La demanda de interconexión se cataliza en segunda instancia. La cadena de empaquetado no compra directamente activos de interconexión, pero determina cuándo se abrirá el techo de suministro de interconexión.
Nivel de evidencia: ★★★★☆
Capa 3: HBM --- un cuello de botella ya valorado, base fundamental y que se está aflojando ⭐⭐⭐⭐
¿Por qué es importante ahora? HBM sigue siendo la "memoria cercana" para las GPU de IA, con la ubicación física más cercana y el mayor ancho de banda, pero las restricciones de suministro han pasado de ser un cuello de botella a una restricción estructural: el costo marginal de aumentar la capacidad de HBM ha comenzado a superar el rendimiento marginal.
Tres oligopolios (Samsung con aproximadamente el 39% de participación, SK Hynix y Micron) tienen una hoja de ruta clara: HBM3E → HBM4 → HBM4E. BofA predice que el mercado crecerá de aproximadamente $350B en 2026 a $2,460B en 2030 (aproximadamente 7 veces).
Sin embargo, un informe de TrendForce del 4 de agosto reveló un giro clave:
NVIDIA, a partir del tercer trimestre de 2026, cambiará la configuración de HBM de Rubin Ultra de 12hi HBM4E a una evaluación paralela de HBM4E 8hi, HBM4 12hi y HBM4 8hi. No solo NVIDIA, varias CSP también están considerando reducir la capacidad de HBM de sus ASIC desarrollados internamente.
Razón: la demanda de DRAM seguirá superando la oferta hasta 2027, y hay incertidumbre en el progreso de validación de HBM4E 12hi. ¿Qué significa esto cuando los compradores que menos dinero tienen están reduciendo activamente sus configuraciones?
Las restricciones de suministro de HBM han pasado de ser un cuello de botella a una restricción estructural.
HBM sigue siendo insustituible (la inferencia con batch=1 es sensible a la latencia, el ancho de banda de HBM sigue siendo la primera restricción), pero desde una perspectiva de inversión:
El patrón de crecimiento es una mejora lineal (número de capas apiladas, densidad de TSV), no una reconstrucción a nivel arquitectónico.
La estructura oligopólica de las tres empresas ya está completamente valorada.
Cuando NVIDIA está reduciendo configuraciones y HBF lanza estándares al lado, la escasez de HBM está siendo presionada en ambas direcciones.
→ Hay valor en la configuración, pero no hay elasticidad excesiva.
Nivel de evidencia: ★★★★★
Capa 4: HBF --- algo completamente nuevo, 0→1 ⭐★★★☆
¿Por qué es importante ahora? No viene a reemplazar a HBM. Viene a llenar un vacío creado por los altos precios y la baja capacidad de HBM. La "pared de memoria" de la era de la inferencia es esencialmente una pared de capacidad, no una pared de ancho de banda.
El primer estándar de HBF lanzado el 4 de agosto necesita ser analizado detenidamente.
|----|---------------------------------------------| | Dimensión | HBF | | Capacidad | Apilamiento de 8 capas/16 capas NAND, hasta 512GB | | Ancho de banda | 3 niveles: 0.4 - 3.0 TB/s | | Interfaz | UCIe (Interconexión de chip universal) | | Posicionamiento | Un nuevo nivel de almacenamiento entre HBM y SSD | | Alianza | SK Hynix + SanDisk, publicación de OCP, especificaciones en 6 meses | | Ecosistema | Google + Tenstorrent se han unido, mesa redonda de Google DeepMind el 6/8 |
La lógica de HBF: usar apilamientos de NAND para lograr un alto ancho de banda, utilizando el bus de interconexión UCIe acoplado estrechamente a la CPU/GPU. La capacidad de apilamiento única de HBM es de 24-36 GB, mientras que HBF es de 512GB, ¡una orden de magnitud! El ancho de banda de HBM es de 1.2-2 TB/s, y HBF Grado 3 es de 3.0 TB/s, ¡incluso más alto que HBM4!
No viene a reemplazar a HBM. Viene a llenar un vacío creado por los altos precios y la baja capacidad de HBM.
La "pared de memoria" de la era de la inferencia es esencialmente una pared de capacidad, no una pared de ancho de banda: el KV Cache puede requerir decenas a cientos de GB, lo que necesita es un gran almacenamiento cercano al cálculo, no el límite de ancho de banda de 8 TB/s de HBM. HBF utiliza NAND para lograr un alto ancho de banda, y su costo es una fracción de HBM, con más lecturas que escrituras y capacidad de prefetch. La entrada de Google DeepMind no es solo por casualidad: su infraestructura de inferencia se ha encontrado primero con esta pared.
La importancia central para el marco: la existencia de HBF no se basa en un avance tecnológico de NAND, sino en un avance en el ancho de banda del bus de interconexión. UCIe es un signo de la penetración de la arquitectura de interconexión desde el nivel de rack al nivel de chip. Sin UCIe, no hay HBF: valida la capacidad de la interconexión para redefinir el valor del almacenamiento.
Nivel de evidencia: ★★★☆ (estándar oficial de OCP + implementación de la alianza, pero la producción en masa está al menos a 2 años de distancia)
Beneficiarios de HBF:
SanDisk ($SNDK): uno de los dos protagonistas de la alianza HBF, su precio de acciones ha aumentado un 4600% tras la escisión, con un margen de beneficio del 78.4%: el mercado no está valorando NAND, sino "NAND redefinido como componente de plataforma de IA".
SK Hynix: doble línea de NAND + HBM.
Micron ($MU): beneficiario en toda la línea de almacenamiento.
Mapeo nacional: Yangtze Memory (NAND), ChipRise/Lanqi (UCIe/Chiplet), pero los requisitos de apilamiento de HBF son extremadamente altos, difícilmente entrarán en la cadena principal a corto plazo.
Capa 5: CXL Memory Pool --- Opción a largo plazo de lógica de interconexión ⭐⭐⭐
¿Por qué es adecuado solo para seguimiento ahora? CXL no es esencialmente "más memoria", sino que a través del bus de interconexión, extrae la memoria de los servidores para agruparla: una extensión natural de la lógica de interconexión.
Últimos avances:
Lanqi Technology ha sido la primera en el mundo en probar la producción de chips CXL 3.2 MXC (64GT/s), integrándose en la cadena de suministro de Samsung/SK Hynix: los chips de control de China han ingresado por primera vez a los fabricantes coreanos.
Meta está utilizando CXL para reciclar viejas DDR4, reduciendo el 25% de los servidores.
Marvell ha lanzado la plataforma CXL integrada de extremo a extremo Tanzanite.
La lógica es correcta, pero la madurez del ecosistema no es suficiente. El sistema operativo/organización de memoria/ajuste de aplicaciones consciente de CXL aún está en una etapa temprana, y el verdadero despliegue a gran escala no ocurrirá hasta 2027-2028. Es adecuado para seguimiento, no para pedidos a precio actual.
Nivel de evidencia: ★★★ (los datos de la industria son suficientes, pero falta un punto de inflexión observable en los ingresos)
Por debajo: DDR5 ⭐⭐⭐ / NAND ⭐⭐☆
DDR5 aumentará naturalmente con el número de núcleos de CPU de los servidores de IA, sin un catalizador independiente. NAND es un ciclo lógico independiente, el entrenamiento no depende del ancho de banda de almacenamiento, la inferencia tiene un aumento en la demanda de capacidad en lugar de un cuello de botella de rendimiento.
Hay valor en la configuración, pero no está en la línea prioritaria del marco de "migración de cuellos de botella".
|---------|---------|-------------------------------------------------|------------------|----------------------| | Nivel | Prioridad | Representante | Tipo de lógica | Ventana de tiempo | | Interconexión óptica | ★★★★★ | Zhongji Xuchuang/Xinyi Sheng/Tianfu/$COHR/$LITE/$AAOI/$MRVL/$AVGO/$SIVE | Beneficio directo del cuello de botella, reconstrucción arquitectónica | 2026H2--2027 aumento principal | | Empaquetado avanzado | ★★★★☆ | Intel/TSMC/cadena de equipos de empaquetado | Base de interconexión, rompiendo el monopolio de CoWoS | 2026--2027 liberación de capacidad | | HBM | ★★★★ | SK Hynix/Samsung/Micron | Base fundamental, restricciones de suministro continuas | Continuo, pero la elasticidad se contrae | | HBF (nuevo) | ★★★☆ | SanDisk/SK Hynix/$MU | Nueva categoría 0→1, estandarización de OCP | Narrativa 2026--27, rendimiento 2028+ | | CXL Memory Pool | ★★★ (a largo plazo) | Lanqi Technology/$MRVL | Extensión de lógica de interconexión, observación de grupo | 2027--2028 observación | | DDR5 | ★★★ | Samsung/SK Hynix/Micron | Lógica de aumento | Con el envío de servidores | | NAND | ★★☆ | Samsung/Kioxia/Yangtze Memory | Pista independiente | Lógica cíclica |
Marvell ($MRVL) merece una mención especial. Cubre DSP + chips de conmutación Teralynx + ASIC personalizados + CXL, siendo un proveedor de infraestructura de interconexión de pila completa. Teralynx 10 (3nm, 100.4 Tb/s) y ASIC personalizados aún no han sido valorados adecuadamente por el mercado: si la interconexión es la primera línea principal, el valor de configuración de Marvell no es inferior al de los módulos ópticos en sí.
HBF es un estándar, no un producto: no se espera que se envíe a gran escala hasta 2028, y entre 2026-2027 dependerá principalmente de la narrativa, no de la verificación del rendimiento. La valoración del aumento del 4600% de SanDisk + margen de beneficio del 78.4% necesita ser verificada continuamente.
Punto de inflexión del ciclo de CapEx de IA: si la tasa de crecimiento de CapEx cae de $700B+ en 2027, el crecimiento de la interconexión y HBM también se verá presionado.
Riesgo de ruta tecnológica: los moduladores de luz de silicio están acercándose a sus límites físicos, y la próxima generación de tecnología de modulación óptica (litio niobato en película delgada/polímeros) aún no está madura.
Riesgo de valoración: Zhongji Xuchuang PE 81x, Xinyi Sheng PE 65x, la valoración actual implica un aumento continuo por encima de las expectativas. Una vez que la pendiente de 1.6T o el progreso de la luz de silicio no cumplan con las expectativas, la elasticidad se contraerá rápidamente.
Geopolítica: si se intensifican las restricciones a la exportación de módulos ópticos/motores ópticos, los objetivos de A-shares (Zhongji Xuchuang, Xinyi Sheng, Tianfu) se verán afectados primero; los objetivos de acciones estadounidenses ($COHR, $LITE, $AAOI, $MRVL, $AVGO) son relativamente más dispersos.
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